このペーパーでは、CMOSイメージセンサーのさまざまな程度の並列処理を利用した、カラム並列アナログ信号チェーン設計戦略の進捗状況を報告します。[1]では、並列処理のさまざまな選択のトレードオフを調査し、内視鏡センサーの最適化のための分析モデルを提示しました。分析モデルを引き続き使用し、シリコン面積の削減を可能にする改良されたアナログ読み出し回路を開発しました。 、SNRパフォーマンスを向上させながら、より高いフレームレートを実現します。この設計は非常にスケーラブルであり、60FPSの高解像度大判センサーと600FPSの低解像度スモールフォームファクターセンサーの両方に実装されています。高速冗長逐次比較A / Dコンバータ（SAR-ADC）を備えた完全差動読み出しを備えています。ここで紹介するアナログ読み出し回路は、0.18 µm 3.3 V / 1.8 VCMOSプロセスで製造されたプロトタイプセンサーで検査されました。プロトタイプセンサーからの測定結果は、1ピクセル列あたり推定126 uWを消費しながら、17.5Mピクセル/秒のスループットで248uVの入力換算ノイズを達成するシグナルチェーンを示しています。